Page 58 - Modul Elektronik Sistem Komputer_Neat
P. 58
Ketka saluran J dan K memperoleh input bernilai rendah (0), gerbang AND tidak akan
memberikan respons yang berakibat nilai keluaran (output) Q tetap bertahan pada
̅
keadaan terakhirnya ( ). Namun, jika saluran J bernilai rendah dan K bernilai tinggi,
flip-flop akan menghasilkan output Q = 0. Hal tesebut tidak berlaku jika kondisi FF
sebelumnya dalam keadaan reset atau keluaran (output) Q dalam keadaan rendah.
DEFINISI DELAY FLIP-FLOP ( D-FF)
Delay Flip-flop atau Data Flip-flop (D-FF) merupakan sebuah perbaikan dari SR-FF
yang terdiri atas kombinasi rangkaian clocked FF dan sebuah gerbang NOT pada
terminal masukan (input) R pada SR-FF atau terminal K pada JK-FF. Tujuan utama dari
D-FF adalah menghindari terjadinya kondisi terlarang ketika input S = R = 1.
Gambar 4.6. (a) Rangkaian D-FF dari JK-FF, (b) SR-FF, dan (c) simbol D-FF
En D Q Keterangan
0 X Q Hold
1 0 0 Data ‘0’
1 1 1 Data ‘1’
Tabel 4.3. Kondisi D-FF
48
