Page 89 - E-MODUL ORGANISASI DAN ARSITEKTUR KOMPUTER FIX

Sinyal SR yang masuk ke dalam flip flop dapat memiliki 4

kemungkinan kondisi yaitu 00, 01, 10, dan 11. Pada saat SR bernilai
00 maka kondisi flip flop tidak berubah, nilai Q akan seperti nilai

sebelumnya. Jika SR bernilai 01 maka keluaran Q akan bernilai 0,

kondisi ini akan menyebabkan flip flop Reset. Jika SR bernilai 10
maka keluaran Q akan bernilai 1 atau flip flop Set. Bagaimana kalau

SR bernilai 11, ini menarik, karena kondisi ini menyebabkan

keluaran Q tidak pasti, tergantung sinyal mana yang datang lebih
cepat. Kondisi ini disebut kondisi berlomba (race condition). Karena

nilai Q tidak pasti maka kondisi ini tidak digunakan. Kondisi QQ'
bernilai 00 terjadi pada saat perpindahan dari nilai SR 01 ke-10.

Jika delay ▲ menunjukan delay pada setiap gerbang, maka kita dapat

membuat rumus umum persamaan boolean untuk Flip flop SR
sebagai berikut:

Q(t+2▲) = (R(t+▲). [S(t) + y(t+▲)]')'

= (R(t+▲))' + [S(t) + y(t+▲)]

Berdasarkan prilaku flip flop SR dapat ditulis dalam tabel kebenaran

berikut:

Tabel 5.1 Tabel Kebenaran flip flop SR

75