Page 109 - coba Revisi Modul Organisasi dan Arsitektur Komputer_Neat
P. 109
Gambar 4.1 Arsitektur SAP-1
Penahan Tiga Keadaan (three state buffer, TSB)
Semua keluaran register menuju bus W yang
dikendalikan oleh penahan tiga keadaan (three state
buffer, TSB) yang memungkinkan transfer data dari
register ke bus secara teratur.
99
