Page 129 - E-Modul PRE

Gambar 56. Gambar Lengkap Rangkaian

Shift-Register SISO-PIPO.

Catatan:

Jika IC=0:

yang dimasukkan ke D0, D1, D2,
Maka input

QA,
D3 tidak mempengaruhi keadaan output

QB, QC, QD tetapi yang mempengaruhinya

D-FF
adalah data yang dimasukkan ke input

secara serial, maka pada kondisi ini

rangkaian akan bekerja sebagai register

geser SISO.

Jika IC=1:

yang dimasukkan ke gate
Maka input D seri

tidak akan mempengaruhi output, tetapi

dipengaruhi oleh data parallel (D0, D1,
output

119

113